Protokół weryfikacji komunikacji SPI w modułach AGD — integralność ramek, jitter i kryteria PASS/FAIL

1. Cel i zakres

Procedura weryfikacji poprawności transmisji SPI w modułach AGD. Analizowano integralność ramek, jitter sygnału SCK, poprawność CS, błędy CRC oraz wpływ zakłóceń EMI i obciążenia torów mocy.

2. Aparatura

Urządzenie	Model	Parametry	Uwagi
Oscyloskop	R&S RTO2044	4 GHz	dekodowanie SPI
Analizator logiczny	Saleae Pro16	500 MS/s	rekonstrukcja ramek
Generator obciążenia	BK8500	0–10 A	symulacja falownika
Zasilacz	EA-PS 8032	0–30 V	zapady i wahania

3. Warunki testowe

Parametr	Wartość	Uwagi
Temperatura	25 °C ±2 °C	testy dodatkowe 10–45 °C
Wilgotność	40–55 %RH	bez kondensacji
Obciążenie	0–100 %	falownik ON/OFF
SPI mode	Mode 0, CPOL=0, CPHA=0	8-bit, MSB first

4. Procedura

4.1 Analiza ramek

Rejestracja CS/SCK/MOSI/MISO; porównanie ramek z wzorcem; dekodowanie CRC16.

[SPI] Frame=0xA5 0x7C 0x3F | CRC OK

4.2 Jitter SCK

Pomiar jitter okresu zegara; histogram odchyleń; próg ±2 ns.

[SCK] jitter pk-pk=3.1 ns @ fSCK=4 MHz

4.3 EMI korelacja

Obciążenie falownika; rejestracja błędów ramek przy PWM=18 kHz.

[SPI] CRC_ERR=12 / 10000 frames

5. Wyniki

Test	Wartość	Kryterium	Status
CRC error rate	0.12 %	<0.2 %	PASS
Jitter SCK	3.1 ns	≤2.5 ns	MARGINAL
Glitches CS	0	0	PASS
Setup/Hold	OK	≥5 ns	PASS

6. Niepewność pomiaru

Wielkość	U (k=2)	Uwagi
CRC error rate	±0.01 %	10k ramek
Jitter SCK	±0.2 ns	oscyloskop 4 GHz
Setup/Hold	±0.5 ns	sonda logiczna

7. Kryteria akceptacji

Parametr	PASS	MARGINAL	FAIL
CRC error rate	≤0.2 %	>0.2–0.5 %	>0.5 %
Jitter SCK	≤2.5 ns	>2.5–4 ns	>4 ns
CS glitches	0	1–2	>2

8. Logi przykładowe

[SPI_LOG] Frame=0xA5 0x7C 0x3F CRC_OK | jitter=2.1 ns
[SPI_LOG] Frame=0xB2 0x99 0x14 CRC_ERR | jitter=3.8 ns
[SPI_LOG] CS=low 8.2 µs | Setup/Hold=OK

9. Analiza źródeł błędów

Przekroczenie jitteru zegara przy obciążeniu falownika (sprzężenia EMI).
Brak terminacji sygnałów MOSI/MISO, odbicia na długich wiązkach.
Niewłaściwe rozmieszczenie mas odniesienia (GND bounce).

10. Działania korygujące

Obszar	Działanie	Efekt
Sprzęt	rezystory terminujące 33–47 Ω w liniach, skrócenie pętli GND	spadek jitteru 30–40%
Firmware	opóźnienie próbkowania w połowie okresu SCK	mniej CRC error
Topologia	izolacja torów SPI od ścieżek PWM	redukcja błędów EMI

11. Uwagi serwisowe

Zestawienie błędów CRC i jitteru zegara zostało porównane z notatkami serwisowymi publikowanymi przez serwis AGD, co pozwoliło ujednolicić kryteria kwalifikacji modułów pod kątem poprawności komunikacji SPI.

12. Załączniki

spi_crc_log.csv — logi ramek i CRC
spi_jitter_hist.png — histogram jitteru
spi_setup_hold.md — czasy setup/hold

Dane liczbowe przykładowe; rzeczywiste wyniki zależą od długości przewodów, topologii PCB i konfiguracji peryferiów MCU.